Huawei a choisi un terrain très technique pour envoyer un signal politique et industriel : les semi-conducteurs. Le 25 mai 2026, lors de l’IEEE International Symposium on Circuits and Systems à Shanghai, He Tingbo, présidente du comité scientifique de Huawei et responsable de l’activité semi-conducteurs du groupe, a présenté la « Tau Scaling Law », ou loi d’échelle τ. L’objectif affiché est ambitieux : continuer à améliorer la densité et les performances des puces alors que la miniaturisation classique des transistors devient plus difficile, plus coûteuse et plus contrainte par les équipements de production.
La promesse ne doit pas être lue comme une annonce de gravure 1,4 nm immédiatement disponible. Huawei parle d’une densité de transistors « équivalente » à un procédé 1,4 nm pour ses puces haut de gamme à l’horizon 2031. La nuance est importante. L’entreprise ne dit pas qu’elle possède déjà une chaîne de fabrication comparable aux meilleurs nœuds de TSMC, Samsung ou Intel. Elle affirme plutôt qu’une autre voie d’optimisation, fondée sur l’architecture et le temps de propagation des signaux, peut prolonger la progression des performances.
Une réponse au ralentissement de la loi de Moore
Pendant des décennies, l’industrie des semi-conducteurs a suivi une logique relativement claire : réduire la taille des transistors, en mettre davantage sur une même surface, gagner en performance et en efficacité énergétique. Cette dynamique, popularisée sous le nom de loi de Moore, n’a jamais été une loi physique stricte, mais elle a servi de boussole économique et technique à toute l’industrie.
Cette boussole fonctionne moins bien. Les transistors continuent de progresser, mais chaque génération demande des investissements colossaux, des procédés plus complexes, des machines de lithographie extrême ultraviolet difficiles à obtenir et des compromis de plus en plus fins entre densité, consommation et rendement industriel. Pour un acteur comme Huawei, soumis depuis plusieurs années à des restrictions américaines sur les puces avancées et les équipements de fabrication, la question est encore plus stratégique : comment réduire l’écart technologique sans dépendre uniquement du même chemin que ses concurrents ?
La Tau Scaling Law propose de déplacer une partie du débat. Au lieu de regarder seulement la taille géométrique des transistors, Huawei met l’accent sur le temps nécessaire aux signaux pour circuler dans les composants, les circuits, les puces et les systèmes. En langage simple, il ne suffit plus de rendre les transistors plus petits. Il faut aussi raccourcir les trajets, réduire les résistances et capacités parasites, mieux organiser les flux de données, et connecter les blocs de calcul de façon plus efficace.
Ce que signifie vraiment le « τ » de Huawei
Le symbole τ renvoie ici à une constante de temps. Dans un circuit électronique, le signal ne se propage pas instantanément. Il subit des délais liés aux transistors, aux interconnexions, aux charges électriques et à l’architecture générale. Lorsque ces délais s’accumulent, ils limitent la fréquence, la consommation et la capacité à faire travailler ensemble de grands ensembles de calcul.
Huawei explique vouloir réduire ce temps à plusieurs niveaux. Au niveau des composants, cela passe par l’optimisation des résistances et des capacités parasites. Au niveau des circuits, le groupe met en avant une architecture appelée LogicFolding, pensée pour raccourcir les chemins critiques et densifier certains blocs logiques. Au niveau des puces, l’idée est de coordonner plus finement logiciel, architecture et silicium. Au niveau système, Huawei cite aussi UnifiedBus, une approche d’interconnexion destinée à réduire la latence dans de grands ensembles de calcul comme les SuperPoD.
LogicFolding, le cœur visible de l’annonce
LogicFolding est probablement l’élément le plus concret pour le lecteur non spécialiste. L’idée, telle que présentée par Huawei, consiste à repenser la disposition physique et logique des circuits pour réduire les trajets que doivent parcourir les signaux. Dans une puce moderne, la performance ne dépend pas seulement du transistor isolé, mais aussi de l’organisation de milliards de connexions. Deux architectures utilisant une technologie de fabrication comparable peuvent donc produire des résultats très différents si l’une réduit mieux les distances critiques et les pertes associées.
Huawei affirme que les futurs Kirin prévus à l’automne 2026 seront les premiers à adopter LogicFolding. C’est un point à surveiller, car le smartphone servira probablement de vitrine commerciale avant une extension à d’autres familles de puces, notamment les accélérateurs IA Ascend.
Pourquoi cette annonce vise aussi les puces IA
L’actualité dépasse largement le marché du smartphone. Les modèles d’intelligence artificielle exigent des volumes massifs de calcul, de mémoire et de communication entre processeurs. Dans un datacenter IA, une grande partie du problème ne se limite plus à la puissance brute d’une puce. Il faut déplacer les données rapidement, éviter les congestions, synchroniser des milliers d’accélérateurs et maintenir une efficacité énergétique acceptable.
C’est précisément pour cette raison que l’annonce de Huawei intéresse le secteur de l’IA. Si l’entreprise parvient à combiner architectures plus compactes, interconnexions efficaces et optimisation système, elle peut améliorer ses puces Ascend sans attendre une parité complète avec les procédés de gravure les plus avancés. Huawei ne rattraperait pas nécessairement TSMC ou Nvidia sur tous les terrains, mais elle pourrait réduire certains écarts sur des charges de travail ciblées.
Une stratégie de contournement plus qu’un remplacement
La Tau Scaling Law ne remplace pas la fabrication avancée. Une meilleure architecture ne rend pas inutile la qualité du procédé industriel, la mémoire HBM, le packaging, les outils de conception ou l’écosystème logiciel. En revanche, elle peut servir de multiplicateur. Dans un contexte de sanctions, chaque gain architectural compte davantage, car l’accès aux machines et aux chaînes de production les plus avancées reste limité.
C’est là que l’annonce prend une dimension géopolitique. Huawei cherche à montrer que la Chine ne se contente pas de copier une trajectoire technologique définie ailleurs. Le groupe veut formuler sa propre méthode de progression, autour de l’optimisation complète du système. Cette communication sert donc à la fois d’annonce technique, de message aux partenaires industriels chinois et de signal envoyé aux concurrents internationaux.
Les chiffres avancés par Huawei
Huawei affirme avoir déjà conçu et produit en masse 381 puces en appliquant des principes liés à cette loi d’échelle au cours des six dernières années. L’entreprise indique aussi que ses puces haut de gamme fondées sur cette approche pourraient atteindre, d’ici 2031, une densité de transistors équivalente à celle d’un procédé 14 Å, soit 1,4 nm.
Ces chiffres sont importants, mais ils appellent deux précautions. D’abord, une densité « équivalente » ne dit pas tout d’une puce : performance réelle, consommation, rendement de fabrication, coût, disponibilité mémoire et maturité logicielle restent essentiels. Ensuite, l’annonce vient de Huawei elle-même. Elle constitue donc une feuille de route et une affirmation industrielle, pas encore une validation indépendante à grande échelle.
Ce que cela change pour la course mondiale aux semi-conducteurs
Pour TSMC, Intel, Samsung, Nvidia, AMD ou les grands concepteurs de puces cloud, le message n’est pas que Huawei aurait trouvé une formule magique. Le message est plutôt que la compétition se déplace. La bataille ne se jouera plus uniquement sur la finesse de gravure affichée dans une fiche technique. Elle portera aussi sur l’empilement, le packaging avancé, la mémoire, les interconnexions, la co-conception logiciel-matériel et l’optimisation des architectures pour des charges de travail très précises.
Cette évolution est déjà visible ailleurs. Les accélérateurs IA modernes cherchent à rapprocher calcul et mémoire, à réduire les communications inutiles, à spécialiser certaines unités et à faire travailler des clusters entiers comme une seule machine logique. Huawei inscrit Tau dans cette même tendance, avec une contrainte supplémentaire : construire une alternative crédible dans un environnement où l’accès aux meilleures technologies occidentales reste limité.
Le point à retenir
La Tau Scaling Law est moins une rupture instantanée qu’une déclaration de méthode. Huawei affirme que l’avenir des puces ne dépendra pas seulement de transistors plus petits, mais d’un effort coordonné sur le temps de propagation, l’architecture des circuits, les flux de données et l’intégration système. Pour l’IA, c’est un sujet central : les performances des modèles dépendront autant de la façon dont les données circulent que de la puissance théorique des accélérateurs.
La prudence reste nécessaire. Les annonces de densité équivalente à cinq ans doivent être confrontées aux produits réels, aux tests indépendants et aux contraintes industrielles. Mais l’annonce mérite l’attention, car elle montre comment Huawei tente de transformer une faiblesse, l’accès limité aux procédés les plus avancés, en stratégie d’optimisation globale. Dans la course aux semi-conducteurs IA, le prochain avantage compétitif pourrait venir autant de l’architecture que de la taille du transistor.
Source
- Huawei, « HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Transistor Density and System Performance », 25 mai 2026
- South China Morning Post, « Huawei unveils new scaling law and tech that narrows gap with TSMC, Samsung », 25 mai 2026
- Business Standard, « Huawei’s Tau Scaling Law: What it means for China and global chip race », 25 mai 2026
- Investing.com / Reuters, « Huawei unveils new scaling law for advanced chip development », 24 mai 2026
